Tarefa desenvolvida para a disciplina de Circuitos de Radiofrequência, do curso de Engenharia Elétrica, UFERSA, Caraúbas, Brasil.
Este repositório apresenta a implementação e o tesbench de um circuito PLL (Phase Locked Loop) com o uso do software ADS (Advanced Design System) para sua caracterização, utilizando-se componentes comportamentais e SMD comerciais. Com isso, os resultados de simulação para a tensão de controle do VCO (Oscilador Controlado por Tensão), a fase do VCO e a frequência do sinal de saída do VCO, serão desenvolvidos e comparados.
O Phase Locked Loop (PLL) é conhecido como Malha de Travamento de Fase, que no qual, faz parte de tecnologias referentes a transmissões sem fio, rádio e telecomunicações. O PLL é utilizado para demodulação FM, regeneração de sinais e sincronismos em transmissões digitais. Além disto, o PLL consisti em um sistema realimentado negativamente, que pode ser implementado de forma digital ou analógica, em que, para os digitais se trabalha em tempo discreto, utiliza-se filtros digitais e possuem detector de fase/frequência (PFD). Já os Analógicos são compostos geralmente por detector de fase (PD), filtro de malha e Osciladores Controlados por Tensão (VCO) que geram sinais senoidais. Contudo, os PLLs podem apresentar blocos mistos, digitais e analógicos, em que a principal razão para que eles possam ser classificados como digital ou analógico está na taxa de amostragem do sistema em relação a largura de banda (GUIMARÂES, 2015).
Dessa forma, o princípio básico de funcionamento de um PLL está no ajuste contínuo da diferença entre as fases e/ou frequências presentes na entrada do loop. Na Figura 1 é visto um sistema básico de um PLL, em que esse sistema é composto por um detector de fase (PD) ou de fase/frequência (PFD), filtro de malha, VCO e um divisor de frequência. O PD ou PFD fornece uma tensão de controle que é proporcional a diferença de fase/frequência entre o sinal de referência e o sinal do VCO, de modo que, este sinal de controle passe por um filtro para que seja eliminado os componentes de alta frequência e, possa entra no VCO como uma tensão de controle do oscilador. O VCO apresenta em sua saída um sinal com uma frequência dependente da tensão de controle, que em seguida, esse sinal entra em um bloco divisor de frequência e realimenta o loop, como entrada do PD ou PFD. Com isso, a frequência de saída do VCO é uma multiplicação da frequência do sinal de referência, que quando ocorre uma alteração no sinal de referência a saída do VCO se adapta a nova frequência (GUIMARÂES, 2015).
O bloco do PD ou PFD é responsável por gerar um sinal de erro, derivado da comparação entre o sinal de referência e o sinal do VCO, após ter passado pelo bloco divisor de frequência. Além disso, o circuito PD realiza apenas a comparação entre as fases, já os PFD realizam entre fase e frequência, de maneira que, os PFDs apresentam vantagens sobre os PDs. O VCO, como já citado anteriormente, é o bloco responsável por gerar um sinal de saída com frequência proporcional a uma tensão de controle presente em sua entrada, com o intuito de ajustar a frequência de saída em relação a frequência do sinal de referência, através do loop (GUIMARÂES, 2015).
A função básica do bloco divisor de frequência, presente na realimentação do loop, é reduzir a frequência do VCO dentro de uma faixa de valores que possam ser comparados com o sinal de referência e, assim ele é responsável pela seleção do canal. Além do mais, dependendo do valor utilizado no bloco divisor o PLL pode ser classificado como inteiro ou fracionário (GUIMARÂES, 2015).
Um problema associado ao VCO é o Ruído de Fase, que pode ser definido como um desvio aleatório da frequência da portadora que se distribui ao redor de uma frequência central (GUIMARÂES, 2015). Assim, os PLLs são responsáveis por amenizar esse tipo de problema.
Inicialmente, foi realizada a implementação do esquemático através do software Advanced Design System - ADS do PLL (Phase Locked Loop) utilizando em toda estrutura componentes ideais. Posteriormente, é feita outra simulação desse circuito, mas substituindo os componentes ideais passivos como resistores e capacitores por componentes comerciais da biblioteca Murata baixada pelo site e extraída dentro do ADS e da biblioteca RF_Passive_SMT encontrada no component.lib e extraída dentro do próprio software. As Figuras 2 e 3 mostram as composições estruturais desses circuitos mencionados anteriormente.
O circuito foi exportado do DesignGuide do software ADS, de modo que a frequência do sinal de saída do VCO seja 855 MHz, a frequência do sinal de referência presente na entrada do PFD é de 95 MHz e o divisor de frequência presente na malha de realimentação apresente um valor de N=9. Na Figura 2, é apresentado o esquemático do PLL com valores em componentes ideais, como também, na Figura 3 é visto a substituição desses componentes por blocos reais, uma vez que será necessário realizar uma análise crítica do funcionamento do circuito através dos resultados da fase do VCO, tensão de controle do VCO e frequência do sinal de saída do VCO. A seção seguinte apresenta os resultados da simulação de ambos os circuitos implementados.
A primeira parte do testbench está voltada para a caracterização do comportamento do PLL ao utilizar componentes ideais. Já na segunda parte, esta caracterização comportamental se dá através do mesmo circuito, porém com uso de componentes comerciais. O objetivo principal desta fase da tarefa tem como finalidade comparar os resultados colhidos em ambas as situações, com intenção de apurar conclusões comportamentais através da inspeção da fase e frequência do oscilador controlado por tensão – VCO, como também da tensão de controle (Vtune) do VCO após o processo de filtragem de componentes de alta frequência. Esses comportamentos no domínio do tempo em forma de gráficos podem ser vistos logo mais nas Figuras 4 e 5.
Figura 4 – Resultados gráficos do PLL com componentes ideais. a)Fase do VCO; b)Tensão de controle do VCO; c)Frequência do sinal de saída do VCO. Fonte: Autores, 2020.
Figura 5 – Resultados gráficos do PLL com componentes comerciais. a)Fase do VCO; b)Tensão de controle do VCO; c)Frequência do sinal de saída do VCO. Fonte: Autores, 2020.
Ao comparar os resultados vistos anteriormente, percebe-se ao visualizar os gráficos de letras a) das Figuras 4 e 5 que o circuito PLL com componentes reais apresenta um atraso de fase considerável com relação ao PLL de componentes ideais.
Além disso, também acontece um atraso no tempo de estabilização do sinal, pois o PLL de componentes ideais apresenta um tempo de estabilização de 40,14 useg que é menor com relação aos 42 useg do PLL de componentes comerciais. Este momento de acomodação é o instante de aproximadamente 1% dentro do valor final de frequência (855 MHz), que apresenta um valor de 865 MHz. Portanto é indiscutível que o circuito PLL com arquitetura baseada por componentes ideais apresenta melhores resultados, uma vez que os componentes comerciais possuem em sua composição parasitas capazes de diminuir sua eficiência em termos de tempo de acomodação e ruído de fase.
Neste trabalho foi abordado o projeto e simulação de um PLL, baseando-se no PLL Design Guide do ADS, que no qual, foi elaborado um testbench para a caracterização do PLL utilizando-se componentes comportamentais e componentes reais. O testbench teve como resultado a simulação de fase do VCO, tensão de controle do VCO e frequência do sinal de saída do VCO. Com isso, foi observado que circuitos PLL com componentes comerciais apresentam ruído de fase e tempo de acomodação maiores por possuírem componentes parasitas na estrutura, levando a uma diminuição na eficiência de seus resultados. Portanto, esse trabalho foi muito importante para o aprofundamento do projeto e simulação de um PLL, visto que todos os objetivos de verificação comportamental das estruturas foram alcançadas.
GUIMARÃES, Thiago Almeida Nunes. Modelagem de um PLL e Projeto de VCO para Transceptor ZigBee. TCC (Graduação) - Curso de Engenharia Eletrônica, Universidade de Brasília, Brasília, 2015.
RAZAVI. RF Microelectronics. 2nd. Ed. 2011