riscvDesign

基于RISC-V指令系统的单周期、多周期处理器设计

预期：

学习 verilog——实现单周期处理器——基于单周期处理器实现流水线——再实现乱序执行——最终得到完美执行的多周期乱序执行处理器

现期：

1. 实现了所有整型指令的单周期 cpu，实现了把他们变成（if、id、ex、mem、wb），卡死在pc的逻辑，哭。
2. 所以现在我只能退而求其次，直接提交我实现了所有整型指令的单周期 cpu，然后把流水线处理器改变一下实现方式，放弃乱序执行。

文件解释

1. single_cycle_cpu_perfect中包含了整形指令单周期cpu的实现文件test 文件夹里包括了各种指令的二进制码，实现成啥样， 把指令对应的二进制码粘到rom_binary_file.txt 里就可以啦。（我用 modelism 仿真的，我觉得没毛病）
2. pipeline_fail中包含了失败的多周期流水线文件
3. 学习verilog.one,记录了我学习verilog的过程
4. 从零开始RISC-V处理器.one，记录了riscv命令和单周期处理器的学习过程
5. 多周期流水线.one，记录尝试多周期处理器的学习过程。
6. risc_v.xmind，记录的我的失败的多周期处理器的各种连来连去的接口（蜘蛛网） （以上四个文件包括pdf导出版本，和原onenote、xmind版本，因为是随手记的，所以很乱）