Isdigi_micro

Microprocesador de RISC-V hecho en SystemVerilog para ISDIGI

Name		Name	Last commit message	Last commit date
Latest commit History 213 Commits
verificacion		verificacion
ALU.sv		ALU.sv
ALU_CONTROL.sv		ALU_CONTROL.sv
CONTROL.sv		CONTROL.sv
GPIO.sv		GPIO.sv
Inm_Gen.sv		Inm_Gen.sv
PROGR_ENSAMBL_FASE4.txt		PROGR_ENSAMBL_FASE4.txt
RAM.sv		RAM.sv
README.md		README.md
RISCV_entrega2.qar		RISCV_entrega2.qar
RISCVcomprobado.qar		RISCVcomprobado.qar
ROM.sv		ROM.sv
TOP_CORE.sv		TOP_CORE.sv
TOP_CORE_seg.sv		TOP_CORE_seg.sv
TOP_FPGA.sv		TOP_FPGA.sv
TOP_RISCV.sv		TOP_RISCV.sv
banco_registros.sv		banco_registros.sv
mem_control.sv		mem_control.sv

Provide feedback