complex_soc.xpr

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<!-- Product Version: Vivado v2022.2 (64-bit)              -->
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      <File Path="$PPRDIR/../complex_fpga_sys/la_mux2.v">
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      </File>
      <File Path="$PPRDIR/rtl/modules/mczerski-SD-card-controller/rtl/verilog/monostable_domain_cross.v">
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      </File>
      <File Path="$PPRDIR/../complex_fpga_sys/mycpu_top.v">
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      <File Path="$PPRDIR/../complex_fpga_sys/qpram_32x2.v">
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      <File Path="$PPRDIR/rtl/modules/loongson-blocks/APB_DEV/URT/raminfr.v">
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      <File Path="$PPRDIR/rtl/modules/mczerski-SD-card-controller/rtl/verilog/sd_wb_sel_ctrl.v">
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      <File Path="$PPRDIR/rtl/modules/mczerski-SD-card-controller/rtl/verilog/sdc_controller.v">
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      <File Path="$PPRDIR/rtl/modules/loongson-blocks/APB_DEV/URT/uart_defines.h">
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      <File Path="$PPRDIR/rtl/modules/loongson-blocks/APB_DEV/URT/uart_receiver.v">
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/loongson-blocks/APB_DEV/URT/uart_rfifo.v">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/loongson-blocks/APB_DEV/URT/uart_sync_flops.v">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/loongson-blocks/APB_DEV/URT/uart_tfifo.v">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/loongson-blocks/APB_DEV/URT/uart_top.v">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/loongson-blocks/APB_DEV/URT/uart_transmitter.v">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/ultraembedded-usbhost/src_v/usbh_crc16.v">
        <FileInfo>
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      <File Path="$PPRDIR/rtl/modules/ultraembedded-usbhost/src_v/usbh_crc5.v">
        <FileInfo>
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      <File Path="$PPRDIR/rtl/modules/ultraembedded-usbhost/src_v/usbh_fifo.v">
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      <File Path="$PPRDIR/rtl/modules/ultraembedded-usbhost/src_v/usbh_host_defs.v">
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      <File Path="$PPRDIR/rtl/modules/ultraembedded-usbhost/src_v/usbh_host.v">
        <FileInfo>
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      <File Path="$PPRDIR/rtl/modules/ultraembedded-usbhost/src_v/usbh_sie.v">
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/wbarbiter.v">
        <FileInfo>
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        </FileInfo>
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      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/wbc2pipeline.v">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/wbm2axisp.v">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/wbp2classic.v">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/Xilinx-primitive/xpm_cdc_stolen.v">
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      <File Path="$PPRDIR/../complex_fpga_sys/common.svh">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/../complex_fpga_sys/LA_AXI_BUS.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-common_cells/src/cf_math_pkg.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/../complex_fpga_sys/arbiter_round_robin.sv">
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      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_pkg.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/include/axi/typedef.svh">
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      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/include/axi/assign.svh">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_cdc.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/../complex_fpga_sys/lsu.svh">
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      </File>
      <File Path="$PPRDIR/../complex_fpga_sys/axi_converter.sv">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-common_cells/include/common_cells/registers.svh">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_demux.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_err_slv.sv">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_id_prepend.sv">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_intf.sv">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_mux.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_to_axi_lite.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/../complex_fpga_sys/bank_mpregfiles_4r2w.sv">
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      </File>
      <File Path="$PPRDIR/../complex_fpga_sys/bank_mpregfiles_6r2w.sv">
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-common_cells/src/binary_to_gray.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-common_cells/src/cdc_fifo_gray.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/../complex_fpga_sys/decoder.svh">
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      <File Path="$PPRDIR/../complex_fpga_sys/pipeline.svh">
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      <File Path="$PPRDIR/../complex_fpga_sys/core.sv">
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      <File Path="$PPRDIR/../complex_fpga_sys/core_frontend.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-common_cells/src/counter.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-common_cells/src/gray_to_binary.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-common_cells/src/lzc.sv">
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      <File Path="$PPRDIR/../complex_fpga_sys/simpleDualPortRam.sv">
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      <File Path="$PPRDIR/rtl/SoC/vga_wrapper.sv">
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      <File Path="$PPRDIR/rtl/SoC/xil_axi_to_axi_lite_wrapper.sv">
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      </File>
      <File Path="$PPRDIR/rtl/SoC/iobuf_helper.svh">
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      </File>
      <File Path="$PPRDIR/rtl/SoC/top.sv">
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      </File>
      <File Path="$PPRDIR/rtl/SoC/axi_cdc_wrapper.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/ultraembedded-jpeg_decoder/src_v/jpeg_decoder_defs.vh">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/../complex_fpga_sys/fast_div.v">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/../complex_fpga_sys/sim_dpram.sv">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/../complex_fpga_sys/sim_dpram_byteen.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/SoC/debug_output.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/Xilinx-primitive/FDR.v">
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/verilog/emac_dpram.v">
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/verilog/my_async_fifo_fg.v">
        <FileInfo>
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      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/verilog/ram16x4.v">
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      <File Path="$PPRDIR/rtl/modules/Xilinx-primitive/xpm_fifo_stolen.v">
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      <File Path="$PPRDIR/rtl/SoC/ethernet_wrapper.sv">
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      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/zzz/mac_pkg.vhd">
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      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/zzz/crcgentx.vhd">
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      </File>
      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/zzz/mux_onehot_f.vhd">
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      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/zzz/ld_arith_reg.vhd">
        <FileInfo>
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      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/zzz/cntr5bit.vhd">
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      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/zzz/tx_statemachine.vhd">
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        <FileInfo>
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      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/zzz/macaddram.vhd">
        <FileInfo>
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        </FileInfo>
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      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/zzz/mdio_if.vhd">
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      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/zzz/axi_ethernetlite.vhd">
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      <File Path="$PPRDIR/rtl/SoC/axi2hpi.sv">
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      <File Path="$PPRDIR/rtl/SoC/video_stream_modifier.sv">
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      <File Path="$PPRDIR/rtl/IP/video_frame_buffer_writer/video_frame_buffer_writer.xci">
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      <File Path="$PPRDIR/rtl/IP/video_frame_buffer_reader/video_frame_buffer_reader.xci">
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      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_lite_join.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_lite_xbar.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_dw_upsizer.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_sim_mem.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_xbar.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_dw_converter.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_multicut.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_atop_filter.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_modify_address.sv">
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      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_join.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_dw_downsizer.sv">
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      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_lite_to_axi.sv">
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_delayer.sv">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_cut.sv">
        <FileInfo>
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/pulp-axi/src/axi_test.sv">
        <FileInfo>
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      </File>
      <File Path="$PPRDIR/rtl/modules/loongson-blocks/CONFREG/confreg.v">
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      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/mii2rmii/rmii_tx_agile.vhd">
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      </File>
      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/mii2rmii/rx_fifo_loader.vhd">
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      </File>
      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/mii2rmii/mii_to_rmii.vhd">
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      </File>
      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/mii2rmii/rmii_rx_fixed.vhd">
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        </FileInfo>
      </File>
      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/mii2rmii/rmii_rx_agile.vhd">
        <FileInfo>
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      </File>
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      <File Path="$PPRDIR/rtl/modules/Xilinx-emaclite/mii2rmii/rx_fifo.vhd">
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      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/axim2wbsp.v">
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      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/axidouble.v">
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      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/axilite2axi.v">
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      </File>
      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/wbm2axilite.v">
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      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/wbxclk.v">
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      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/axi3reorder.v">
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      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/axisswitch.v">
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      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/axilupsz.v">
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      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/sfifothresh.v">
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      <File Path="$PPRDIR/rtl/modules/ZipCPU-wb2axip/rtl/easyaxil.v">
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      </File>
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      <File Path="$PPRDIR/rtl/IP/axi_mig/mig_a.prj">
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      </File>
      <Config>
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    </FileSet>
    <FileSet Name="constrs_1" Type="Constrs" RelSrcDir="$PSRCDIR/constrs_1" RelGenDir="$PGENDIR/constrs_1">
      <Filter Type="Constrs"/>
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      </File>
      <Config>
        <Option Name="TargetConstrsFile" Val="$PPRDIR/constrain/debug.xdc"/>
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    </FileSet>
    <FileSet Name="sim_1" Type="SimulationSrcs" RelSrcDir="$PSRCDIR/sim_1" RelGenDir="$PGENDIR/sim_1">
      <Filter Type="Srcs"/>
      <Config>
        <Option Name="DesignMode" Val="RTL"/>
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        <Option Name="PamDesignTestbench" Val=""/>
        <Option Name="PamDutBypassFile" Val="xil_dut_bypass"/>
        <Option Name="PamSignalDriverFile" Val="xil_bypass_driver"/>
        <Option Name="PamPseudoTop" Val="pseudo_tb"/>
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      </Config>
    </FileSet>
    <FileSet Name="utils_1" Type="Utils" RelSrcDir="$PSRCDIR/utils_1" RelGenDir="$PGENDIR/utils_1">
      <Filter Type="Utils"/>
      <File Path="$PSRCDIR/utils_1/imports/synth_1/mchip_top.dcp">
        <FileInfo>
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      <Config>
        <Option Name="TopAutoSet" Val="TRUE"/>
      </Config>
    </FileSet>
    <FileSet Name="xil_axi_clock_conv" Type="BlockSrcs" RelSrcDir="$PSRCDIR/xil_axi_clock_conv" RelGenDir="$PGENDIR/xil_axi_clock_conv">
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      <Config>
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  </FileSets>
  <Simulators>
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    <Simulator Name="Questa">
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    </Simulator>
  </Simulators>
  <Runs Version="1" Minor="19">
    <Run Id="synth_1" Type="Ft3:Synth" SrcSet="sources_1" Part="xc7a200tfbg676-2" ConstrsSet="constrs_1" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/synth_1" IncludeInArchive="true" IsChild="false" AutoIncrementalDir="$PSRCDIR/utils_1/imports/synth_1" AutoRQSDir="$PSRCDIR/utils_1/imports/synth_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2022"/>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
      <ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2022"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
    </Run>
    <Run Id="xil_axi_clock_conv_synth_1" Type="Ft3:Synth" SrcSet="xil_axi_clock_conv" Part="xc7a200tfbg676-2" ConstrsSet="xil_axi_clock_conv" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" Dir="$PRUNDIR/xil_axi_clock_conv_synth_1" IncludeInArchive="true" IsChild="false" AutoIncrementalDir="$PSRCDIR/utils_1/imports/xil_axi_clock_conv_synth_1" AutoRQSDir="$PSRCDIR/utils_1/imports/xil_axi_clock_conv_synth_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2022">
          <Desc>Vivado Synthesis Defaults</Desc>
        </StratHandle>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
      <ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2022"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
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    <Run Id="clk_wiz_1_synth_1" Type="Ft3:Synth" SrcSet="clk_wiz_1" Part="xc7a200tfbg676-2" ConstrsSet="clk_wiz_1" Description="Vivado Synthesis Defaults" AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" Dir="$PRUNDIR/clk_wiz_1_synth_1" IncludeInArchive="true" IsChild="false" AutoIncrementalDir="$PSRCDIR/utils_1/imports/clk_wiz_1_synth_1" AutoRQSDir="$PSRCDIR/utils_1/imports/clk_wiz_1_synth_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Synthesis Defaults" Flow="Vivado Synthesis 2022">
          <Desc>Vivado Synthesis Defaults</Desc>
        </StratHandle>
        <Step Id="synth_design"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
      <ReportStrategy Name="Vivado Synthesis Default Reports" Flow="Vivado Synthesis 2022"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
    </Run>
    <Run Id="impl_1" Type="Ft2:EntireDesign" Part="xc7a200tfbg676-2" ConstrsSet="constrs_1" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" State="current" Dir="$PRUNDIR/impl_1" SynthRun="synth_1" IncludeInArchive="true" IsChild="false" GenFullBitstream="true" AutoIncrementalDir="$PSRCDIR/utils_1/imports/impl_1" AutoRQSDir="$PSRCDIR/utils_1/imports/impl_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2022"/>
        <Step Id="init_design"/>
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        <Step Id="write_bitstream"/>
      </Strategy>
      <GeneratedRun Dir="$PRUNDIR" File="gen_run.xml"/>
      <ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2022"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
    </Run>
    <Run Id="xil_axi_clock_conv_impl_1" Type="Ft2:EntireDesign" Part="xc7a200tfbg676-2" ConstrsSet="xil_axi_clock_conv" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" SynthRun="xil_axi_clock_conv_synth_1" IncludeInArchive="false" IsChild="false" GenFullBitstream="true" AutoIncrementalDir="$PSRCDIR/utils_1/imports/xil_axi_clock_conv_impl_1" AutoRQSDir="$PSRCDIR/utils_1/imports/xil_axi_clock_conv_impl_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2022">
          <Desc>Default settings for Implementation.</Desc>
        </StratHandle>
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      </Strategy>
      <ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2022"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
    </Run>
    <Run Id="clk_wiz_1_impl_1" Type="Ft2:EntireDesign" Part="xc7a200tfbg676-2" ConstrsSet="clk_wiz_1" Description="Default settings for Implementation." AutoIncrementalCheckpoint="false" WriteIncrSynthDcp="false" SynthRun="clk_wiz_1_synth_1" IncludeInArchive="false" IsChild="false" GenFullBitstream="true" AutoIncrementalDir="$PSRCDIR/utils_1/imports/clk_wiz_1_impl_1" AutoRQSDir="$PSRCDIR/utils_1/imports/clk_wiz_1_impl_1">
      <Strategy Version="1" Minor="2">
        <StratHandle Name="Vivado Implementation Defaults" Flow="Vivado Implementation 2022">
          <Desc>Default settings for Implementation.</Desc>
        </StratHandle>
        <Step Id="init_design"/>
        <Step Id="opt_design"/>
        <Step Id="power_opt_design"/>
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        <Step Id="post_route_phys_opt_design"/>
        <Step Id="write_bitstream"/>
      </Strategy>
      <ReportStrategy Name="Vivado Implementation Default Reports" Flow="Vivado Implementation 2022"/>
      <Report Name="ROUTE_DESIGN.REPORT_METHODOLOGY" Enabled="1"/>
      <RQSFiles/>
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  </Runs>
  <Board/>
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